高速電路設計與仿真分析︰Cadence 實例設計詳解

第1章 高速系統設計簡介
1.1 PCB設計技術回顧
1.2 什麼是“高速”系統設計
1.3 如何應對高速系統設計
1.3.1 理論作為指導和基準
1.3.2 實踐經驗積累
1.3.3 時間效率平衡
1.4 小結
第2章 高速系統設計理論基礎
2.1 微波電磁波簡介
2.2 微波傳輸線
2.2.1 微波等效電路物理量
2.2.2 微波傳輸線等效電路
2.3 電磁波反射
2.4 微波傳輸介質
2.4.1 微帶線Microstrip Line
2.4.2 微帶線的損耗
2.4.3 帶狀線Strip Line
2.4.4 同軸線Coaxial Line
2.4.5 雙絞線 Twist Line
2.4.6 差分傳輸線
2.4.7 差分阻抗
2.5 “阻抗”的困惑
2.5.1 阻抗的定義
2.5.2 為什麼要考慮阻抗
2.5.3 傳輸線結構和傳輸線阻抗
2.5.4 瞬時阻抗和特征阻抗
2.5.5 特征阻抗和信號完整性
2.5.6 為什麼是50Ω
2.6 阻抗的測量
2.7 “阻抗”的困惑之答案
2.8 小結
第3章 信號完整性簡介
3.1 什麼是信號完整性
3.2 信號完整性問題分類
3.3 反射的產生和預防
3.3.1 反射的產生
3.3.2 反射的消除和預防
3.3.2.1 匹配
3.3.2.2 拓撲結構設計
3.4 串擾的產生和預防
3.4.1 串擾的產生
3.4.2 串擾的預防與消除
3.5 電源完整性分析
3.5.1 電源系統設計目標
3.5.2 電源系統設計方法
3.5.3 電容的理解
3.5.4 SSN分析和應用
3.6 電磁兼容性EMC和電磁干擾EMI
3.7 影響信號完整性的其他因素
3.8 小結
第4章 Cadence高速系統設計工具
4.1 Cadence高速系統設計流程
4.2 約束管理器Constrain Manager
4.3 SigXplorer信號完整性分析工具
4.3.1 S參數（Scattering parameters）
4.3.2 過孔模型生成（Via Modeling）
4.3.3 通道分析CA（Channel Analysis）
4.4 前仿和後仿
第5章 Cadence高速系統設計流程及工具使用
5.1 高速電路設計流程的實施條件分析
5.2 IBIS模型和DML模型
5.2.1 IBIS模型介紹
5.2.2 IBIS文件介紹
5.2.3 DML模型
5.2.4 如何獲得IBIS模型
5.2.5 在Cadence中使用IBIS模型
5.2.6 IBIS2 SigNoise的警告和錯誤參考
5.3 仿真庫的建立和設置
5.4 仿真分析條件設置
5.4.1 Cross-section——PCB疊層設置
5.4.2 DC Nets——直流電壓設置
5.4.3 Devices——器件類型和管腳屬性設置
5.4.4 SI Models——為器件指定模型
5.4.5 SI Audit——仿真條件的檢查
5.5 系統設計和（預）布局
5.6 使用SigXP進行仿真分析
5.6.1 拓撲結構抽取
5.6.2 在SigXP中進行仿真
5.6.2.1 設置激勵和仿真類型
5.6.2.2 設置仿真參數
5.6.2.3 查看仿真結果
5.6.2.4 為什麼要進行參數掃描仿真
5.7 約束規則生成
5.7.1 簡單約束設計——Prop Delay
5.7.2 拓撲約束設計——Wiring
5.7.3 時序相關約束設計——Switch-Settle Delay
5.8 約束規則的應用
5.8.1 層次化約束關系
5.8.2 約束規則的映射
5.8.3 Constrain Mananer的使用
5.9 布線後的仿真分析和驗證
5.9.1 布線後仿真的必要性
5.9.2 布線後仿真流程
5.10 電源完整性設計
5.10.1 電源完整性設計方法
5.10.2 電源完整性設計分析步驟
5.10.3 多節點仿真分析
5.10.4 電容的布局和布線
5.10.5 合理認識電容的有效去耦半徑
5.11 SSN的設計分析
5.12 小結
第6章 高速系統設計實例設計分析
6.1 設計實例介紹
6.2 DDR設計分析
6.2.1 DDR規範的DC和AC特性
6.2.2 DDR規範的時序要求
6.2.3 DDR芯片的電氣特性和時序要求
6.2.4 DDR控制器的電氣特性和時序要求
6.3 仿真庫的建立
6.3.1 DDR芯片的IBIS文件處理
6.3.2 FPGA的IBIS模型文件處理
6.3.3 仿真庫的建立
6.4 仿真條件設置——Setup Advisor
6.4.1 設置疊層和阻抗特性
6.4.2 設置電壓
6.4.3 器件類型和模型設置
6.5 （預）布局
6.6 仿真約束的生成和實施
6.6.1 網絡整理和仿真對象規劃
6.6.2 結構抽取與仿真分析
6.6.3 DDR地址總線約束定義
6.6.4 DDR數據總線仿真分析和約束
6.6.4.1 DDR數據總線仿真分析
6.6.4.2 DDR數據總線時序仿真分析
6.6.5 DDR數據總線約束定義
6.6.6 約束的時序驗證
6.7 約束實施和布線
6.8 布線後的仿真驗證0
6.9 DDR總線的其他分析技術
6.9.1 DDR2和DDR3介紹
6.9.2 DDR2仿真分析設計方法
6.9.3 DIMM系統設計分析方法
6.10 電源完整性——多節點仿真分析
6.11 靈活使用Cadence高速設計流程
第7章 高速串行差分信號仿真分析及技術發展挑戰
7.1 高速串行信號介紹
7.2 Cadence中高速串行信號仿真分析流程和方法
7.2.1 系統級設計
7.2.2 互連設計和S參數
7.2.3 通道分析和預加重設計
7.2.4 時域分析和驗證
7.3 3.125Gbps差分串行信號設計實例仿真分析
7.3.1 設計用例說明
7.3.2 設計用例解析
7.3.3 設計用例的使用
7.4 高速串行信號設計挑戰
7.4.1 有損傳輸線和PCB材料的選擇
7.4.2 高頻差分信號的布線和匹配設計
7.4.3 過孔的Stub效應
7.4.4 連接器信號分布
7.4.5 預加重和均衡
7.4.6 阻抗，還是阻抗
7.4.7 6 Gbps，12 Gbps！然後
7.5 5Gbps以上的高速差分串行信號仿真和IBIS-AMI模型
7.5.1 5 Gbps以上的高速差分串行信號仿真
7.5.2 IBIS-AMI模型
7.6 抖動（Jitter）
7.6.1 認識抖動（Jitter）
7.6.2 實時抖動分析
7.6.3 抖動各分量的典型特征
第8章 實戰後的思考
參考書目
術語和縮略詞

高速電路設計與信號完整性仿真作為一門新興學科，越來越受到系統設計公司的重視。記得2000年，我剛剛加入Cadence的時候，國內知名系統設計企業只有華為、中興有專門的SI部門從事相關的工作，而到2010年的今天，信號完整性、電磁兼容性問題日益成為每位電子設計工程師所必須面對的挑戰。如何著手學習高速電路設計和仿真成為眾多工程師面臨的共同問題。

一名合格的信號完整性工程師，首先要了解系統架構，了解各種信號體制和設計規範，以及生產工藝，並且能夠綜合應用諸如信號與系統、微波電路等多學科的相關理論，將其與設計實踐有機地結合起來，還要能夠靈活駕馭各種EDA等輔助設計工具，完成系統設計。因此對于廣大SI工程師及想要了解和從事SI工作的PCB工程師來說，《高速電路設計與仿真分析︰Cadence實例設計詳解》-書正是這樣的一本從理論到實踐不可多得的教材和設計指導。

長久以來，以高速電路設計與仿真分析為題的文章書籍不少，但大多停留在某種EDA軟件的應用說明階段，甚至是對EDA軟件幫助文檔的直接翻譯，與實際應用的結合尤如隔靴搔癢，讀者難解其中真味，更談不上作者對實際問題的解決方案和心得體會。

而《高速電路設計與仿真分析︰Cadence實例設計詳解》-書的作者可以說和我是多年的朋友。從最初作為我的客戶，開始接觸Cadence設計工具，到今天這本書的問世，其間我們一起探討和解決過各種實際問題。這本書可以說是作者多年來工作經驗的總結。

作者多年來一直從事系統設計和高速電路設計與仿真工作，在這一領域擁有豐富的一線實踐經驗。尤其近兩年來，作者就職于IBM中國集成電路設計中心，負責芯片級的封裝和Noise分析，因此作者有著從芯片到板級SI和PI的設計分析，也就是Die-Package-Board-System整體的設計理念和實踐經驗。這也正是本書有別于其他同類書籍的地方。

在本書中，作者根據自己多年來從事高速電路設計與仿真工作的經驗，從信號完整性基本理論入手，結合當今方興未艾的DDRx和高速Serdes系統設計實例，如庖丁解牛般地為讀者剖析了高速電路設計與仿真的設計方法和手段。然而，作者並沒有將這些內容進行簡單枯燥的羅列，而是穿插在實例設計和軟件的使用過程中。本書的編排邏輯清晰、結構緊湊，在展示設計實例的過程中，穿插了作者的實踐經驗總結和心得體會。因此讀者在閱讀此書時，應按照書中所編排的順序，循序漸進地學習。在操作軟件學習設計實例的過程中，應特別注意體會作者的使用經驗和體會。如果讀者能夠領會這些經驗和體會，並結合自己的設計工作，總結出適合自己的設計方法和心得，那麼也就達到了作者寫這本書的目的。

作為出版物，由于篇幅和時間的限制，同時，也由于電子技術的快速發展，新的工業規範和信號體制層出不窮，甚至同一個信號體制本身也在不斷地更新換代，比如DDRx技術，因此作者不可能將所有SI問題和實際工作中的實例都一一介紹。因此，經過仔細的考量，選擇在實際工作中比較有代表性的DDRx分析設計技術和大家比較關注的高速Serdes應用作為兩個典範加以講解和設計經驗分享，希望讀者通過對此書的閱讀，通過對這兩個典型技術的理解和掌握，擴展到其他的設計應用中。具有舉一反三的能力，是電子工程師緊跟技術發展的不變法寶。

常言道，工欲善其事，必先利其器，信號完整性仿真工作也是同樣的道理。作者將Cadence PCB SI軟件應用介紹與具體設計實例有機地結合在一起，使本書脫離了枯燥的操作界面介紹。讀者可以通過隨書附送的設計實例數據，對信號完整性仿真及Cadence PCB SI軟件應用有更全面的了解。希望讀者通過對本書的閱讀，結合實際操作設計實例，對SI的設計理念和設計能力有個全新的認識和提高。也期待作者在本書的基礎上能夠更深入剖析高速信號理論並結合更多的實例，寫出更多更好的書展現給讀者。

祝所有從事高速電路設計和SI的工程師，能夠從看似“枯燥乏味”的PCB連線、信號波形中尋找到工作的樂趣！