數字系統設計與VHDL

第1章 EDA技術概述
1.1 EDA技術及其發展
1.2 Top-down設計與IP核復用
　　1.2.1 Top-down設計
　　1.2.2 Bottom-up設計
　　1.2.3 IP復用技術與SoC
1.3 數字設計的流程
　　1.3.1 設計輸入
　　1.3.2 綜合
　　1.3.3 布局布線
　　1.3.4 仿真
　　1.3.5 編程配置
1.4 常用的EDA軟件工具
1.5 EDA技術的發展趨勢
習題1
第2章 FPGA/CPLD器件
2.1 PLD器件概述
　　2.1.1 PLD器件的發展歷程
　　2.1.2 PLD器件的分類
2.2 PLD的基本原理與結構
　　2.2.1 PLD器件的基本結構
　　2.2.2 PLD電路的表示方法
2.3 低密度PLD的原理與結構
2.4 CPLD的原理與結構
　　2.4.1 宏單元結構
　　2.4.2 典型CPLD的結構
2.5 FPGA的原理與結構
　　2.5.1 查找表結構
　　2.5.2 典型FPGA的結構
2.6 FPGA/CPLD的編程元件
2.7 邊界掃描測試技術
2.8 FPGA/CPLD的編程與配置
　　2.8.1 在系統可編程
　　2.8.2 CPLD器件的編程
　　2.8.3 FPGA器件的配置
2.9 FPGA/CPLD器件概述
2.10 FPGA/CPLD的發展趨勢
習題2
第3章 Quartus Ⅱ集成開發工具
3.1 Quartus Ⅱ原理圖設計
　　3.1.1 半加器原理圖設計輸入
　　3.1.2 編譯與仿真
　　3.1.3 1位全加器編譯與仿真
3.2 Quartus Ⅱ的優化設置
　　3.2.1 分析與綜合設置
　　3.2.2 優化布局布線
　　3.2.3 設計可靠性檢查
3.3 Quartus Ⅱ的時序分析
　　3.3.1 時序設置與分析
　　3.3.2 時序逼近
3.4 基於宏功能模塊的設計
　　3.4.1 乘法器模塊
　　3.4.2 除法器模塊
　　3.4.3 計數器模塊
　　3.4.4 常數模塊
　　3.4.5 鎖相環模塊
　　3.4.6 存儲器模塊
　　3.4.7 其他模塊
習題3
第4章 VHDL設計初步
4.1 VHDL簡介
4.2 VHDL組合電路設計
　　4.2.1 用VHDL設計基本組合電路
　　4.2.2 用VHDL設計加法器
4.3 VHDL時序電路設計
　　4.3.1 用VHDL設計D觸發器
　　4.3.2 用VHDL設計計數器
4.4 Synplify Pro綜合器
4.5 Synplify綜合器
習題4
第5章 VHDL結構與要素
5.1 實體
　　5.1.1 類屬參數說明
　　5.1.2 端口說明
　　……
第6章 VHDL基本語句
第7章 VHDL設計進階
第8章 有限狀態機設計
第9章 VHDL數字設計與優化
第10章 VHDL數字電路的仿真
第11章 DSP Builder設計初步
第12章 VHDL通信與接口設計實例
附錄A VHDL關鍵字
附錄B VHDL程序包
附錄C DE2-70系統介紹
附錄D DE2系統介紹
附錄E 有關術語與縮略語
參考文獻