計算機組成與設計實驗教程(第2版)

第1章 TEC-8計算機硬件綜合實驗系統
1.1 TEC-8實驗系統的用途
1.2 TEC-8實驗系統技術特點
1.3 TEC-8實驗系統組成
1.4 邏輯測試筆
1.5 TEC-8實驗系統結構和操作
1.5.1 模型計算機時序信號
1.5.2 模型計算機組成
1.6 模型計算機指令系統
1.7 指示燈、按鈕和開關
1.8 數字邏輯和數字系統實驗部分
1.8.1 基本實驗通用區
1.8.2 大型綜合設計實驗裝置
1.9 E2PROM中微代碼的修改
第2章 計算機組成原理基本實驗
2.1 運算器組成實驗
2.2 雙端口存儲器實驗
2.3 數據通路實驗
2.4 微程序控制器實驗
2.5 CPU組成與機器指令的執行
2.6 中斷原理實驗
第3章 計算機組成原理課程綜合設計
3.1 模型機硬連線控制器設計
3.2 模型機流水微程序控制器設計
3.3 模型機流水硬連線控制器設計
3.4 含有陣列乘法器的ALU設計
第4章 數字邏輯與數字系統基本實驗
4.1 基本邏輯門邏輯實驗
4.2 TTL、HC和HCT器件的電壓傳輸特性實驗
4.3 三態門實驗
4.4 數據選擇器和譯碼器實驗
4.5 全加器構成及測試實驗
4.6 組合邏輯中的冒險現象實驗
4.7 觸發器實驗
4.8 簡單時序電路實驗
4.9 計數器和數碼管實驗
4.10 四相時鍾分配器實驗
第5章 數字邏輯與數字系統綜合設計實驗
5.1 簡易電子琴實驗
5.2 簡易頻率計實驗
5.3 簡易交通燈實驗
5.4 VGA接口設計
第6章 VHDL簡介
6.1 VHDL程序的基本結構
6.1.1 實體說明
6.1.2 結構體說明
6.1.3 程序包
6.1.4 庫
6.1.5 配置
6.2 VHDL的客體及詞法單元
6.2.1 標識符
6.2.2 詞法單元
6.2.3 VHDL的數據類型
6.2.4 VHDL的對象
6.2.5 VHDL運算符
6.3 VHDL的基本描述語句
6.3.1 進程語句
6.3.2 並行語句
6.3.3 順序語句
6.4 屬性的描述與定義
6.4.1 數值類屬性
6.4.2 函數類屬性
6.4.3 帶屬性函數的信號
6.5 決斷函數與信號延遲
6.5.1 決斷信號與決斷函數
6.5.2 信號延遲
第7章 Verilog HDL基本語法
7.1 簡單的Verilog HDL模塊
7.1.1 簡單的Verilog HDL程序介紹
7.1.2 模塊的結構
7.1.3 模塊的端口定義
7.1.4 模塊內容
7.2 數據類型及其常量、變量
7.2.1 常量
7.2.2 變量
7.3 運算符及表達式
7.3.1 基本的算術運算符
7.3.2 位運算符
7.3.3 邏輯運算符
7.3.4 關系運算符
7.3.5 等式運算符
7.3.6 移位運算符
7.3.7 位拼接運算符
7.3.8 縮減運算符
7.3.9 優先級別
7.3.10 關鍵詞
7.4 賦值語句和塊語句
7.4.1 賦值語句
7.4.2 塊語句
7.5 條件語句
7.5.1 if-else語句
7.5.2 case語句
7.5.3 由於使用條件語句不當產生意外的鎖存器
7.6 循環語句
7.6.1 forever語句
7.6.2 repeat語句
7.6.3 while語句
7.6.4 for語句
7.7 結構說明語句
7.7.1 initial語句
7.7.2 always語句
7.7.3 task和function說明語句
7.8系 統函數和任務
7.8.1 ＄display和＄write任務
7.8.2 系統任務＄monitor
7.8.3 時間度量系統函數＄time
7.8.4 系統任務＄finish
7.8.5 系統任務＄stop
7.8.6 系統任務＄readmemb和＄readmemh
7.8.7 系統任務＄random
7.9 編譯預處理
7.9.1 宏定義、define
7.9.2 文件包含處理、include
7.9.3 時間尺度、timescale
7.9.4 條件編譯命令ifdef、else和endif
7.10 小結
第8章 QuartusⅡ的使用方法
8.1 QuartusⅡ介紹
8.2 QuartusⅡ安裝
8.2.1 QuartusⅡ安裝准備
8.2.2 QuartusⅡ軟件安裝
8.3 QuartusⅡ設計示例
附錄A 部分74系列芯片資料及實驗箱器件布局圖
圖索引
表索引