數字系統設計與Verilog HDL(第6版)

第1章EDA技術概述 1
1.1EDA技術及其發展 1
1.2Top—down設計與IP核復用 4
1.2.1Top—down設計 4
1.2.2Bottom—up設計 5
1.2.3IP復用技術與SoC 5
1.3數字設計的流程 7
1.3.1設計輸入 7
1.3.2綜合 9
1.3.3布局布線 9
1.3.4仿真 10
1.3.5編程配置 10
1.4常用的EDA軟件工具 10
1.5EDA技術的發展趨勢 14
習題115
第2章FPGA／CPLD器件 16
2.1PLD器件概述 16
2.1.1PLD器件的發展歷程 16
2.1.2PLD器件的分類 17
2.2PLD的基本原理與結構 19
2.2.1PLD器件的基本結構 19
2.2.2PLD電路的表示方法 20
2.3低密度PLD的原理與結構 21
2.4CPLD的原理與結構 26
2.4.1宏單元結構 26
2.4.2典型CPLD的結構 27
2.5FPGA的原理與結構 30
2.5.1查找表結構 30
2.5.2典型FPGA的結構 32
2.5.3Cyclone IV器件結構 35
2.6FPGA／CPLD的編程組件 38
2.7邊界掃描測試技術 42
2.8FPGA／CPLD的編程與配置 44
2.8.1在系統可編程 44
2.8.2FPGA器件的配置 45
2.8.3Cyclone IV器件的編程 46
2.9FPGA／CPLD器件概述 49
2.10FPGA／CPLD的發展趨勢 52
習題253
第3章Quartus Prime使用指南 54
3.1Quartus Prime原理圖設計 55
3.1.1半加器原理圖設計輸入 55
3.1.21位全加器設計輸入 60
3.1.31位全加器的編譯 61
3.1.41位全加器的仿真 63
3.1.51位全加器的下載 67
3.2基於IP核的設計 71
3.2.1模24方向可控計數器 71
3.2.24×4無符號數乘法器 78
3.3SignalTap II的使用方法 84
3.4Quartus Prime的優化設置與時序分析 88
習題393
實驗與設計 95
3—1簡易數字鍾 95
3—2m序列發生器 97
3—38位帶符號乘法器 97
3—4用常量模塊實現補碼轉換幅度碼電路 101
第4章Verilog設計初步 102
4.1Verilog簡介 102
4.2Verilog模塊的結構 103
4.3Verilog基本組合電路設計 107
4.3.1用Verilog設計基本組合電路 107
4.3.2用Verilog設計加法器 107
4.4Verilog基本時序電路設計 110
4.4.1用Verilog設計觸發器 110
4.4.2用Verilog設計計數器 111
習題4113
實驗與設計 113
4—1Synplify Pro綜合器的使用方法 113
4—2Synplify綜合器的使用方法 117
第5章Verilog語法與要素 119
5.1Verilog語言要素 119
5.2常量 120
5.2.1整數（Integer） 120
5.2.2實數（Real） 122
5.2.3字符串（Strings） 122
5.3數據類型 123
5.3.1net型 123
5.3.2variable型 124
5.4參數 126
5.5向量 128
5.6運算符 130
習題5134
實驗與設計 135
5—1用altpll鎖相環宏模塊實現倍頻和分頻 135
第6章Verilog行為語句 140
6.1過程語句 140
6.1.1always過程語句 141
6.1.2initial過程語句 144
6.2塊語句 145
6.2.1串行塊begin—end 145
6.2.2並行塊fork—join 146
6.3賦值語句 147
6.3.1持續賦值與過程賦值 147
6.3.2阻塞賦值與非阻塞賦值 148
6.4條件語句 149
6.4.1if—else語句 150
6.4.2case語句 151
6.5循環語句 155
6.5.1for語句 156
6.5.2repeat、while、forever語句 157
6.6編譯指示語句 159
6.7任務與函數 160
6.7.1任務（task） 160
6.7.2函數（function） 162
6.8順序執行與並發執行 166
習題6167
實驗與設計 167
6—14×4矩陣鍵盤檢測電路 167
第7章Verilog設計的層次與風格 170
7.1Verilog設計的層次 170
7.2門級結構描述 170
7.2.1Verilog HDL內置門組件 171
7.2.2門級結構描述 173
7.3行為描述 174
7.4數據流描述 175
7.5不同描述風格的設計 176
7.5.1半加器設計 176
7.5.21位全加器設計 177
7.5.34位加法器設計 179
7.6多層次結構電路的設計 179
7.7基本組合電路設計 182
7.7.1門電路 182
7.7.2編譯碼器 182
7.7.3其他組合電路 184
7.8基本時序電路設計 185
7.8.1觸發器 185
7.8.2鎖存器與寄存器 185
7.8.3計數器與串並轉換器 187
7.8.4簡易微處理器 188
7.9三態邏輯設計 190
習題7192
實驗與設計 192
7—1數字表決器 192
7—2FIFO緩存器設計 195
第8章Verilog有限狀態機設計 199
8.1有限狀態機 199
8.2有限狀態機的Verilog描述 201
8.2.1用三個過程描述 202
8.2.2用兩個過程描述 203
8.2.3單過程描述方式 205
8.3狀態編碼 207
8.3.1常用的編碼方式 207
8.3.2狀態編碼的定義 211
8.4有限狀態機設計要點 213
8.4.1復位和起始狀態的選擇 213
8.4.2多余狀態的處理 213
習題8215
實驗與設計 215
8—1流水燈控制器 215
8—2汽車尾燈控制器 217
8—3狀態機A／D采樣控制電路 218
8—4用狀態機實現字符液晶顯示控制 219
第9章Verilog設計進階 226
9.1加法器設計 226
9.1.1級連加法器 226
9.1.2數據流描述的加法器 227
9.1.3超前進位加法器 228
9.1.4流水線加法器 229
9.2乘法器設計 230
9.2.1並行乘法器 230
9.2.2移位相加乘法器 232
9.2.3布斯乘法器 234
9.2.4查找表乘法器 237
9.3奇數分頻與小數分頻 237
9.3.1奇數分頻 237
9.3.2半整數分頻與小數分頻 239
9.4VGA圖像的顯示與控制 241
9.4.1VGA圖像顯示原理與時序 241
9.4.2VGA圖像顯示與控制的實現 244
9.5點陣式液晶顯示控制 250
9.6樂曲演奏電路 255
習題9260
實驗與設計 262
9—1數字跑表 262
9—2實用多功能數字鍾 269
第10章Verilog設計的優化 278
10.1設計的可綜合性 278
10.2流水線設計技術 280
10.3資源共享 284
10.4過程 286
10.5阻塞賦值與非阻塞賦值 288
習題10292
實驗與設計 292
10—1小數分頻 292
10—2如何在FPGA設計中消除毛刺 294
10—3消抖動電路 297
第11章Verilog Test Bench與仿真 298
11.1系統任務與系統函數 298
11.2用戶自定義組件 302
11.2.1組合電路UDP組件 303
11.2.2時序邏輯UDP組件 304
11.3延時模型的表示 306
11.3.1時間標尺定義`timescale 306
11.3.2延時的表示與延時說明塊 307
11.4TestBench測試平台 308
11.5組合和時序電路的仿真 310
11.5.1組合電路的仿真 310
11.5.2時序電路的仿真 312
習題11313
實驗與設計 314
11—1用ModelSim SE仿真8位二進制加法器 314
11—2用ModelSim SE仿真乘累加器 322
第12章Verilog語言的發展 324
12.1Verilog—2001語法結構 324
12.1.1語法結構的擴展與增強 324
12.1.2設計管理 330
12.1.3系統任務和系統函數的擴展 332
12.1.4VCD文件的擴展 335
12.2Verilog—2002語法結構 336
12.2.1硬件單元建模 337
12.2.2屬性 340
12.2.3編程語言接口 344
習題12345
第13章通信與信號處理設計實例 346
13.1m序列發生器 346
13.1.1m序列的原理與性質 346
13.1.2m序列產生器設計 348
13.2Gold碼 350
13.2.1Gold碼的原理與性質 350
13.2.2Gold碼產生器設計 351
13.3CRC校驗碼 353
13.4FSK解調 355
13.5數字過零檢測與等精度頻率測量 358
13.5.1數字過零檢測法 358
13.5.2等精度頻率測量 359
13.6QPSK調制器的FPGA實現 362
13.7FIR數字濾波器 365
習題13369
實驗與設計 369
13—1信號音產生器 369
13—2異步串行接口（UART） 376
附錄AVerilog HDL（IEEE Std 1364—1995）關鍵字 382
附錄BVerilog HDL（IEEE Std 1364—2001）關鍵字 383
附錄CDE2—115介紹 384
附錄D有關術語與縮略語 386
參考文獻 391